Figure 10.17

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Pendahuluan

2. Tujuan

3. Alat dan Bahan

4. Dasar Teori

5. Percobaan

   a) Prosedur

   b) Rangkaian simulasi

   c) Video Simulasi

6. Download File

 1. Pendahuluan[kembali]

Hardware Description Language (HDL) sendiri sebenarnya dibuat untuk membantu menangani sistem digital berskala besar — mulai dari dokumentasi, simulasi, pengujian, hingga penyusunan rangkaian yang bisa langsung digunakan. Begitu juga dengan perangkat lunak dari Altera, yang memang dirancang untuk mendukung pengelolaan proyek-proyek digital yang lebih kompleks dari sekadar materi dalam buku ini. Beberapa fitur dari software Altera akan dijelaskan seiring kita membahas langkah-langkah dalam menyusun proyek-proyek kecil. 

 2. Tujuan[kembali]

• Mempelajari tentang bagaimana materi projek sistem digital menggunakan HDL

• Mampu membuat rangkaian projek sistem digital menggunakan HDL

• Mengetahui prinsip kerja dari rangkaian projek sistem digital menggunakan HDL

 3. Alat dan Bahan[kembali]

A. Alat

1. logicprobe 

Probe logika adalah probe uji genggam berbiaya rendah yang digunakan untuk menganalisis dan memecahkan masalah keadaan logis ( boolean 0 atau 1) 

B. Bahan 

 1.  Logic state

Berfungsi untuk memberikan keterangan logika 1 atau 0

2. Gerbang AND

Jenis pertama adalah gerbang AND. Gerbang AND ini memerlukan dua atau lebih input untuk menghasilkan satu output. Jika semua atau salah satu inputnya merupakan bilangan biner 0, maka outputnya akan menjadi 0. Sedangkan jika semua input adalah bilangan biner 1, maka outputnya akan menjadi 1.

3. Gerbang Or

Jenis kedua adalah gerbang OR. Sama seperti gerbang sebelumnya, gerbang ini juga memerlukan dua input untuk menghasilkan satu output. Gerbang OR ini akan menghasilkan output 1 jika semua atau salah satu input merupakan bilangan biner 1. Sedangkan output akan menghasilkan 0 jika semua inputnya adalah bilangan biner 0.

4. Gerbang XOR

Jenis berikutnya adalah gerbang XOR. Gerbang XOR ini memerlukan dua input untuk menghasilkan satu output. Jika input berbeda (misalkan: input A=1, input B=0) maka output yang dihasilkan adalah bilangan biner 1. Sedangkan jika input adalah sama maka akan menghasilkan output dengan bilangan biner 0.

 4. Dasar Teori[kembali]

Hardware Description Language (HDL) adalah bahasa pemrograman khusus yang digunakan untuk merancang dan memodelkan sistem digital. Dua HDL yang paling umum digunakan adalah VHDL (VHSIC Hardware Description Language) dan Verilog. Dengan HDL, perancang bisa menggambarkan perilaku dan struktur dari sistem digital secara tekstual, mirip seperti menulis kode program.

Manfaat HDL dalam Proyek Sistem Digital

1. Desain Modular
   HDL memungkinkan perancang membuat sistem dalam bentuk modul-modul kecil yang lebih mudah dikelola dan diuji secara terpisah sebelum digabungkan.

2. Simulasi dan Verifikasi
   HDL mendukung proses simulasi, yaitu pengujian perilaku rangkaian secara virtual sebelum benar-benar diimplementasikan dalam perangkat keras seperti FPGA (Field Programmable Gate Array).

3. Dokumentasi yang Jelas dan Rapi
   Dengan HDL, desain sistem terdokumentasi dalam bentuk kode yang bisa dibaca dan dipelajari ulang oleh orang lain.

4. Sintesis ke Perangkat Keras
   HDL dapat digunakan untuk mengubah desain logika menjadi rangkaian nyata yang bisa ditanamkan pada chip melalui proses yang disebut synthesis.

Langkah Umum dalam Proyek Sistem Digital dengan HDL

1. Perencanaan Sistem
   Menentukan tujuan, fungsi, dan spesifikasi dari sistem digital yang akan dibuat.

2. Perancangan Modul
   Menulis kode HDL untuk setiap blok fungsional, seperti ALU, register, kontrol, dll.

3. Simulasi dan Debugging
   Menggunakan software simulator (seperti ModelSim) untuk mengecek apakah sistem berfungsi sesuai harapan.

4. Sintesis dan Implementasi
   Menggunakan software seperti Altera Quartus atau Xilinx Vivado untuk menerjemahkan kode HDL ke dalam konfigurasi hardware.

5. Pengujian di Hardware (misalnya FPGA)
   Setelah sintesis, sistem diuji langsung pada perangkat keras untuk memastikan semua fungsi berjalan dengan benar.

 5. Percobaan[kembali]

    a) Prosedur[kembali]

Langkah-langkah:

1. Buka Proteus dan buat proyek baru.
2. Tambahkan tiga gerbang XOR, tiga gerbang AND, dan satu gerbang OR dari pustaka komponen.
3. Hubungkan input A dan B ke kedua input dari XOR Gate pertama (hasil S1).
4. Hubungkan output XOR Gate pertama (S1) ke salah satu input dari XOR Gate kedua, dan hubungkan input Carry-in (C_in) ke input lainnya dari XOR Gate kedua (hasil Sum).
5. Hubungkan output XOR Gate pertama (S1) ke salah satu input dari AND Gate pertama, dan hubungkan input Carry-in ke input lainnya dari AND Gate pertama (hasil C2).
6. Hubungkan input A dan B ke kedua input dari AND Gate kedua (hasil C1).
7. Hubungkan output dari AND Gate kedua (C1) dan output dari AND Gate pertama (C2) ke dua input dari OR Gate.
8. Output OR Gate menjadi Carry-out (C_out).
9. Tambahkan sumber daya (power supply) dan ground sesuai kebutuhan.
10. Jalankan simulasi dan uji dengan berbagai kombinasi input (A, B, dan C_in).

    b) Rangkaian simulasi [kembali]

Prinsip kerja dari rangkaian jam digital dengan menggunakan 6 IC pada umumnya mengacu pada pembentukan sistem penghitung waktu (counter) terintegrasi yang terdiri dari detik, menit, dan jam. Rangkaian ini biasanya menggunakan tiga pasang IC counter BCD (Binary-Coded Decimal), seperti IC 7490, 7492, atau 74LS90, yang masing-masing bertanggung jawab untuk menghitung satuan dan puluhan dari detik, menit, dan jam. Misalnya, dua IC pertama digunakan sebagai penghitung detik (0–59), dua IC berikutnya untuk menit (0–59), dan dua IC terakhir untuk jam (biasanya 0–23 dalam format 24 jam). Sumber pulsa detik dapat berasal dari rangkaian osilator berbasis kristal 1 Hz atau IC pembagi frekuensi seperti IC 555 atau 4060.

Setiap IC counter bekerja secara bertingkat (cascade), di mana output dari IC satuan akan memicu IC puluhan setelah mencapai batas maksimum. Untuk menampilkan angka, keluaran dari setiap IC counter dihubungkan ke IC decoder BCD ke 7-segmen seperti IC 7447 atau 4511, yang kemudian mengendalikan tampilan pada display 7-segmen. Sinkronisasi antar counter juga memerlukan penggunaan gerbang logika tambahan untuk mereset counter saat mencapai batas tertentu, seperti detik dan menit yang di-reset saat mencapai 60, serta jam yang di-reset saat mencapai 24

    c) Video Simulasi [kembali]

 6. Download File[kembali]

Download rangkaian 10.17 (klik disini)

Download video rangkaian 10.17 (klik disini)